本年5月25日，半体正经东谈主何庭波在科学院科技论文预发布平台ChinaXiv前次发布《面向多层电子系统的时分缩微表面》预印本（V1版块）随州隔热条设备厂家，尝试为后摩尔时期的半体演进寻找条新的时候旅途。

与昔日数十年围绕晶体管几何尺寸陆续收缩的“几何缩微”不同，这表面提倡，以“时分（τ）缩微”替代“几何缩微”动作电子系统捏续演进的新谋略，通过LogicFolding（逻辑折叠）、Unified Bus（统总线）以及Hi-ONE光互连等时候，从器件、电路、芯片到系统多个层捏续压缩信号传播时分，终了能、能与系统集成度的捏续进步。

7月3日，何庭波在ChinaXiv发布V2版块。比拟V1版块，新版论文的核激情论并未蜕变，但补充了多数实测数据和工程细节，并跨越细化了麒麟处理器和昇腾AI平台将来数年的演进阶梯。

关于正涉及制程物理领域的环球半体产业而言，这亦然这次论文新值得存眷的变化之。

用麒麟考据τ定律

比拟V1多回应“什么是τ定律”随州隔热条设备厂家，V2版块用多数据跨越证明注解这套表面若何落地。

以论文中枢提倡的三维逻辑折叠为例，V1主要先容了诈骗三维堆叠镌汰要津旅途、贬低RC蔓延、进步频率和晶体管密度的基本想路，而V2跨越阐释了这时候大约终了的要津工程要求。

论文中新增了“Gear Ratio（齿轮比）”主张，用于形容Hybrid Bonding（混键）间距与顶部金属层布线间距之间的策动。论文指出，唯有当垂直互连间距与顶部金属层间距充足接近（齿轮比低于3，联想趋近于1）时，联想空间能力从传统的宏块闹翻化（Discrete Optimization）转化为单位相连化（Continuous Optimization）。

这转化至关难过，它使得EDA器具大约将多个主动层视为个相连的举座、以轨范单位粒度进行跨层协同联想，而不再受限于按模块强行分层的随意式作念法，从而开释三维堆叠的确实后劲。论文还指出，为终了这谋略，华为在细间距混键、TSV微缩及叠层精度适度面资历了多年的工艺建造尽力。

在V1中，华为如故列出了逻辑折叠运行下麒麟处理器将来数代的发展联想，而V2在此基础上新增了晶体管密度与CPU频率的投影弧线图，将CPU能中枢频率、晶体管密度以及逻辑折叠演进纳入加完满的量化框架。在出动端，V2明确补充了TSV从顶层金属缓缓下移至M6层（可开释过30的层布线资源）、以及从两层向三层、四层多有源层堆叠的演进旅途。时分上，华为昇腾Ascend990将在2030年前后引入逻辑折叠。

比拟阶梯图本人随州隔热条设备厂家，大的变化来自论文新增的多数工程考据数据。V2版块中新增了Kirin 2026与Kirin9030 Pro在等能要求下的实测对比，展示两款芯片在相同能谋略下的电压、功耗及功率密度变化。数据透露，在25℃环境、等能谋略下，隔热条PA66生产设备Kirin 2026可将供电电压由1.1V贬低至0.9V，归化功耗下落至0.59（即功耗贬低41），同期归化功率密度下落约5.6。

在业内看来，比拟V1主要展示能着力，V2补充了终了这些着力背后的工程抑止、热不休策略与联想法论，跨越动τ定律从表面框架缓缓演变为套不错捏续考据的芯片联想法。

从芯片到AI集群

除了出动末端以外，V2版块另项值得存眷的变化，是加完满地证明注解了τ定律若何从单颗芯片蔓延到通盘这个词AI计较系统。

华为觉得，跟着大模子捏续演进，AI系统靠近的瓶颈如故不再仅仅单颗芯片的计较才略，而是计较、互连、存储、供电等多个层的发展速率缓缓失衡。将来AI基础轨范若要赓续进步能，需要从系统层面捏续压缩时分常数τ，而不仅依赖单制程节点的演进。

在具体终了旅途上，新后的论文通过新增的多张暴露图跨越证据了Unified Bus、Hi-ONE以及3D Folding三项时候在系统中的单干涉协同，三项时候共同作用于不同层的τ化，造成从芯片、互连到AI集群的系统协同联想。

此外，在V1版块中，华为还明确提倡了包括适配三维逻辑分歧的EDA器具链、晶圆间工艺偏差抵偿、垂直互连支拨、系统能耗以及新式基准测试法等系列待处治的要津问题。同期在V2中补充了热感知设策略略过头对应的功率密度实测数据。

领域发稿时，该论文在ChinaXiv平台上的量已过26万次，下载量过5万次。

值得重视的是，华为在两个版块的论文中并未将τ定律形容为套如故熟谙的处治案，而是将其定位为个仍在捏续演进、需要全产业链协同的工程体系。

何庭波提到，但愿将来六至十年，以τ动作中枢研发谋略的企业、科研团队与产业生态，将主后续十年的计较产业发展形貌。

“将来十年时候发展框架断然昭彰，仍存在诸多待解难题，仅凭单企业法攻克。器具链、行业轨范、能基准、器件物理、营业模子等域，皆需要全行业协同共创。”何庭波说。

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